반도체 한 장의 웨이퍼 위에는 트랜지스터와 배선 등 수십억 개의 초소형 전자부품이 머리카락 굵기의 수천분의 1 수준으로 촘촘하게 구현된다. 이 가운데 불필요한 부분을 정밀하게 깎아 전기가 흐를 경로를 만드는 공정이 ‘식각(Etching)’이다. 이 과정의 정밀도가 반도체 성능과 수율을 좌우한다.

지난 19일 경기도 용인 본사에서 만난 램리서치 코리아테크놀로지센터(KTC) 소속 프로세스 엔지니어 이민재(41) 박사는 식각 엔지니어를 ‘나노 단위 조각가’로 비유했다. 그는 “식각 엔지니어는 웨이퍼 위 회로가 실제 구현되도록 불필요한 재료를 나노미터 단위로 제거하는 공정을 개발한다”며 “나노 단위 정밀도뿐 아니라 동일한 결과를 반복 구현해야 한다는 점에서 공정 난이도가 매우 높다”고 말했다. 회로 형상이 조금만 어긋나도 전류 흐름에 문제가 생겨 칩 전체 불량으로 이어질 수 있어, 식각 공정은 수율을 좌우하는 핵심 단계로 꼽힌다.